Açıklama

FPGA Digital Circuit Design Trainer based ALTERA/XILINX

Özellikler

  • FPGA cihazının Esnekliğini ve Genişletilebilirliğini dikkate alan modüler tasarım, ALTERA ve XILINX cihazının seçilmesini sağlar.
  • Mantık devresini kolayca anlamak için sayısal mantık devresi teorisi ve deney prosedürü konularına göre düzenlenmiş Eğitim Teması sağlar.
  • Kullanıcı, FPGA modülüne monte edilen Saat Üreticisinden saati seçebilir veya yerleşik Saat Kontrol Bloğundan 16 tür dahili saat (1Hz~50MHz) seçebilir.
  • Kullanıcının önceki FPGA uygulama temasını değiştirmeden kullanabilmesi için HBE-Combo II opsiyon modülleriyle tamamen uyumludur.
  • Kullanıcı, varsayılan olarak yerleşik Ekmek Tahtasını kullanarak kullanıcının TTL devresini yapabilir ve test edebilir.
  • Kullanıcı, verilen USB indirme kablosunu kullanarak programı kolayca FPGA’ya indirebilir.

 

Design Environment

ALTERA : Quartus II Web Edition
XILINX : ISE Webpack Design Software

Design software is available to download
free of charge from each device homepage
(Altera/Xilinx).

Configuration and Names

Block Diagram

Hardware Specifications

Option Modules

Training Contents

Designing Digital Logic Circuit with HBE-Combo II-DLD

1. Introduction to Digital Logic Circuit(Fundamental Logic Gate Experiment)
2. Combinational Logic Circuit Experiment 1(Adder, Encoder and Decoder and 7 Segment
Decoder Design)
3. Combinational Logic Circuit Experiment 2 (Multiplexer and Demultiplexer, Comparator and
Code Converter)
4. Sequential Logic Circuit Experiment 1(Clock, Flip-Flop and Latch)
5. Sequential Logic Circuit Experiment 2(Register Design)
6. Counter Experiment 1(Asynchronous Counter and Synchronous Counter)
7. Counter Experiment 2(Clock Divider Circuit and Clock Design with Counter)
8. PWM control Experiment (Full Color LED and Servo Motor control with PWM)
9. Parallel Interface Experiment (SRAM control and Text LCD control)
10. Serial Interface Experiment (I2C Interface Design and SPI Interface Design)
11. State Machine Experiment 1(Moore machine and Mealy machine)
12. Design Project Experiment 1(8 Array 7-Segment output Stop Watch Design)

Components